parameter verilog（请教：verilog语句parameter的用法）

本文目录

• 请教：verilog语句parameter的用法
• verilog中有谁用过用parameter定义的常数做赋值语句的位宽限制
• verilog中parameter可以比较大小吗

请教：verilog语句parameter的用法

initall=0，rec_data=1，data_pro=2，cmd_pro=3，send_ep1=4； 分别代表状态，如：state == 0的话，case语句就会进入initall状态，state == 1的话， case语句进入rec_data；依次类推，1、2、3、4这些标号用parameter表示，是通常的写法，代表常数参数，这样也便于修改，状态也比较直观，可以随便修改的。每个语句如：data_pro: 此时代表当前状态state = data_pro即2，这个data_pro可以都用2代替的。 运行下面的语句，if(mem_save==1) state 《= cmd_pro，也就是状态跳转到 cmd_pro即3。 1、2、3这些定义都可以在parameter那里修改的，也可以不定义的，data_pro、cmd_pro等状态那么就全是1、2、3，又不直观，而且不好修改。使用如果parameter定义，代码很多的话，修改起来比较方便，这个文件只需要修改一次，所有状态都发生变化。有帮助请采纳，谢谢！

verilog中有谁用过用parameter定义的常数做赋值语句的位宽限制

parameter用来定义常数。可以用来定义状态比如parameteridle=4’b0000；parameters1=4’b0001；……………………………………………………然后case（state）idle：………………s1：………………这样比较方便不用每次都把具体的数字写出来，相当于一个代号。再看看别人怎么说的。

verilog中parameter可以比较大小吗

• parameter是用来定义常数的。可以比较

• 可以拿来比较。parameter综合后在FPGA里实际上就是只读的寄存器组。