本文目录
- vhdl语言是什么
- vhdl语言有哪几种类操作符
- 简述VHDL语言基本结构
- VHDL语言的VHDL简介
- 硬件描述语言vhdl的特点是什么
- 计算机硬件描述语言(VHDL)与编程语言（C语言）的区别及关系，
- vhdl语言设计中，信号和变量的区别
- VHDL语言是什么性质的语言
- 与软件描述语言相比,VHDL有什么特点
- VHDL语言的概念与在实验中的应用
vhdl语言是什么
VHDL 就是 VHSIC Hardware Description Language 的缩写，而 VHSIC 就是 Very High Speed Integrated Circuit 的缩写，其意义就是非常高速积体电路。所以 VHDL 就是非常高速积体电路的硬体描述语言。这是一项原由美国国防部 ( DoD, Department of Defense) 所支持的研究计画。为了将电子电路的设计意涵以文件方式保存下来，以便其它人能轻易地了解电路的设计意义。这就是VHDL的由来。 在1985年，美国国防部取得委托研究的第一版语言。随后，VHDL语言就转移给IEEE，并在1987年成为IEEE1076---1987标准。1988年，英国国防部规定所有官方的ASIC设计均需以VHDL为设计描述语言。所以VHDL就逐渐地成为工业界的标准"1993年，IEEE将IEEE1076---1981标准经过一些增修(新增一些功能、去除模糊部份以及保留往前共容等等)之后，规范了另一个新的VHDL标准IEEE1164。1996年，IEEE将电路合成的程式标准与规格加入至VHDL电路设计语言中，称之为IEEE1076．3标准。 VHDL电路设计语言的规范目的，在於要提供一个高阶而且快电路设计工具，它涵盖电路描述(Description)电路合成与电路模拟(Simulation)等三个电路设计工作。 就像一些常用的程式设计语言(例如C、Pascal等高阶语言)用来描述计算数学函数或处理资料程序。程式的执行就是资料数值的计算。同样地，VHDL是一种描述数位系统，而VHDL程式的执行就是数位系统的电路模拟与电路合成。
vhdl语言有哪几种类操作符
VHDL 提供了6种预定义的运算操作符：
赋值运算符：赋值运算符用来给信号、变量和常数赋值。
2.逻辑操作符：逻辑运算的操作数必须是BIT，STD_LOGIC或STD_ULOGIC类型的数据(或者是这些数据类型的扩展，即BIT_VECTOR，STD_LOGIC_VECTOR或STD_ULOGIC_VECTOR)。
3.算术操作符：用来执行算术运算操作。操作数可以是INTEGER，SIGNED，UNSIGNED或REAL数据类型，其中REAL类型是不可综合的。如果声明了ieee库中的包集std_logic_signed和std_logic_unsigned，即可对STD_LOGIC_VECTOR类型的数据进行加法和减法运算。
4.关系操作符 操作数必须是BIT, BIT_VECTOR, INTEGER。
5.并置操作符 并置运算符用于位和位矢量的拼接，其操作数可以是支持逻辑运算的任何数据。
简述VHDL语言基本结构
VHDL语言的基本结构 VHDL语言通常包括库说明、实体说明、结构体说明3个部分。library ieee;use ieee.std_logic_1164.all; --库说明entity dff1 isport(clk,d:in std_logic; q:out std_logic);end dff1; --实体说明architecture rtl of dff1 isbegin process(clk) begin if(clk’event and clk=’1’)then q《=d; end if; end process;end rtl; --结构体说明 VHDL提供5个库，IEEE库，STD库,VITAL库，自定义库和WORK库IEEE库包含的常用程序包有： std_logic_1164：常用数据类型（其中有std_logic、std_logic_vector数据类型）和函数的定义、各种类型转换 函数及逻辑运算。 std_logic_arith：它在std_logic_1164的基础上定义了无符号数unsigned、有符号数signed数据类型并为其定义了相应的算术运算、比较，无符号数unsigned、有符号数signed及整数integer之间转换函数。 std_logic_unsigned和std_logic_signed：定义了integer数据类型和std_logic及std_logic_vector数据类型混合运算的运算符，并定义了一个由std_logic_vector型到integer型的转换函数。其中std_logic_signed中定义的运算符是有符号数运算符。 STD库是标准库，包含两个程序包： standard：定义了基本数据类型、子类型和函数及各种类型的转换函数等。 textio文本程序包：定义了支持文本文件操作的许多类型和子程序等。在使用textio程序包之前，需要先写上use语句use std.txtio.all。 VITAL库：使用VITAL可以提高门级时序仿真的精度，一般在VHDL语言程序进行仿真时使用。主要包含两个程序包。 VITAL_timing：时序仿真包 VITAL_primitives：基本单元程序包 WORK库，是现行的工作库，设计人员设计的VHDL语言程序的编译结果不需任何说明，都将存放在WORK库中。WORK库可以是设计者个人使用，也可提供给设计组多人使用。 库说明的语法结构library 库名；use 库名.程序包名.项目名；###########################################################################################实体说明实体的电路意义相当于器件，在电路原理图上相当于元件符号，他是完整的、独立的语言模块实体说明语句的语法：entity 实体名 is port（端口1： 端口方式1 端口类型1； 端口2： 端口方式2 端口类型2；......）；end 实体名端口方式有五种：in 输入类型 信号从该端口进入实体out 输出类型 信号从实体内部经该端口输出inout 输入输出类型 信号既可以从该端口输入也可以输出buffer 缓冲型 与out类似但在结构体内部可以作反馈linkage 无制定方向，可以与任何方向的信号连接############################################################################################结构体说明结构体会给模块的具体实现，指定输入与输出之间的行为。结构体语法如下：architecture 结构体名称 of 实体名 is 结构体说明部分；begin 结构体并行语句部分；end 结构体名称；结构体说明：对结构体内部所使用的信号、常数、数据类型和函数进行定义。结构体并行语句：具体确定各个输入、输出之间的关系，描述了结构体的行为，是一组并行处理语句。结构体对实体的输入输出关系可以用3中方式进行描述，即行为描述（基本设计单元的数学模型描述）、寄存器传输描述（数据流描述）、和结构描述（逻辑元器件连接描述）。不同的描述方式，只体现在描述语句上，而框架是完全一样的
VHDL语言的VHDL简介
VHDL 的英文全名是VHSIC Hardware Description Language(VHSIC硬件描述语言)。VHSIC是Very High Speed Integrated Circuit的缩写，是20世纪80年代在美国国防部的资助下始创的，并最终导致了VHDL语言的出现。1987 年底，VHDL被 IEEE 和美国国防部确认为标准硬件描述语言。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。(1) 描述 在这个语言首次开发出来时，其目标仅是一个使电路文本化的一种标准，为了使人们采用文本方式描述的设计能够被其他人没有二意性地所理解。因为用自然语言描述电路会产生二意性。 这个模型是让人来阅读的。(2 ) 模拟的模型 作为模型语言，用于采用模拟软件进行模拟。这个模型是让仿真软件来阅读的。(3) 综合的模型 在自动设计系统中，作为设计输入。这个模型是让综合软件来阅读的。
硬件描述语言vhdl的特点是什么
VHDL语言能够成为标准化的硬件描述语言并获得广泛应用，它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来，VHDL 语言主要具有以下优点： （1）VHDL语言功能强大，设计方式多样 VHDL 语言具有强大的语言结构，只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时，它还具有多层次的电路设计描述功能。此外，VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现，这是其他硬件描述语言所不能比拟的。VHDL 语言设计方法灵活多样，既支持自顶向下的设计方式，也支持自底向上的设计方法； 既支持模块化设计方法，也支持层次化设计方法。 （2）VHDL语言具有强大的硬件描述能力 VHDL 语言具有多层次的电路设计描述功能，既可描述系统级电路，也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，VHDL 语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。VHDL 语言的强大描述能力还体现在它具有丰富的数据类型。VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。 （3）VHDL语言具有很强的移植能力 VHDL 语言很强的移植能力主要体现在： 对于同一个硬件电路的 VHDL 语言描述，它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。 （4）VHDL语言的设计描述与器件无关 采用 VHDL 语言描述硬件电路时，设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化，而不需要考虑其他的问题。当硬件电路的设计描述完成以后，VHDL 语言允许采用多种不同的器件结构来实现。 （5） VHDL语言程序易于共享和复用 VHDL 语言采用基于库 （ library） 的设计方法。在设计过程中，设计人员可以建立各种可再次利用的模块，一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计，而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块，将这些模块存放在库中，就可以在以后的设计中进行复用。
计算机硬件描述语言(VHDL)与编程语言（C语言）的区别及关系，
计算机硬件描述语言(VHDL)与编程语言（C语言）的区别及关系，
首先说VHDL：它是描述电路的计算机工具，早期的CPLD等器件是基于与-或阵列的，更容易说明这点，VHDL是描述电路行为的，当下载到器件后，它就是具体的电路，这个电路全由与-或阵列组成。后期的FPGA也一样，只是它是基于查找表的。再说C语言：我们可以认为它是用于控制特定电路的工作。我们都知道可以C编程的控制器都有程序存储器，它里面就存放了C编译后的二进制代码。而VHDL里下载后根本就不需要这个存放程序的地方。
硬件描述语言与高级编程语言有何区别？
用途不一样 VHDL等硬件描述语言主要用于CPLD、FPGA的大规模可编程逻辑器件 而C语言等高级编程语言主要用于计算机等方面
软件编程语言和硬件描述语言的差别？
verilog hdl 的程序烧到芯片里会影响芯片里的电路结构吧~ C编译成机器码以后一般都是在通用计算机上跑~这个问题很大有点不知道从何说起，老衲尽力了
VHDL硬件描述语言和汇编语言有什么关系吗？
做单片机方面，汇编语言是必学的，虽然单片机编程所用的大部分是C语言！ VhdL语言是针对FPGA和CPLD的硬件描述语言，两者没多大共同点，是针对两个不同领域的语言！ 学习单片机后，你可以往ARM和DSP方向发展!现在电子的一个大方向 你也可以单独学习VHDL，将FPGA学懂，那么你就是兼顾电子两大类的最尖端人才了！
VHDL代码是标准的硬件描述语言这句话怎样理解？何谓硬件描述语言？
VHDL说简单点 就是你用你心里面想的话去描述电路 让CPLD /FPGA去实现 是用来描述电路的 所以说叫硬件描述语言 自己的理解 希望能帮到你
VHDL硬件描述语言的延迟语句是什么？
VHDL每一条语句最终生成的是一堆电路,记得是一堆实实在在的电路,不是生成一堆来执行什么功能的程序 所以不存在什么延时问题,所谓的延时,只是输入到输出的延时,执行语句的耗时那是不存在这种说法的
现在学硬件描述语言，VHDL好还是Verilog好
初学者我感觉因为有C语言基础，Verilog的话比较容易上手，语法比较像。但是不要因此而轻视它，有些地方是初学者很难理解的比如阻塞式赋值和非阻塞式赋值等。
谁能介绍一下"硬件描述语言VHDL"?
硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言。利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现的具体电路布线结构。 目前，这种高层次(high-level-design)的方法已被广泛采用。据统计，目前在美国硅谷约有90%以上的ASIC和FPGA采用硬件描述语言进行设计。 硬件描述语言HDL的发展至今已有20多年的历史，并成功地应用于设计的各个阶段：建模、仿真、验证和综合等。到20世纪80年代，已出现了上百种硬件描述语言，对设计自动化曾起到了极大的促进和推动作用。但是，这些语言一般各自面向特定的设计领域和层次，而且众多的语言使用户无所适从。因此，急需一种面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。20世纪80年代后期，VHDL和Verilog HDL语言适应了这种趋势的要求，先后成为IEEE标准。 现在，随着系统级FPGA以及系统芯片的出现，软硬件协调设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计结合。硬件描述语言为适应新的情况，迅速发展，出现了很多新的硬件描述语言，像Superlog、SystemC、Cynlib C++等等。究竟选择哪种语言进行设计，整个业界正在进行激烈的讨论。因此，完全有必要在这方面作一些比较研究，为EDA设计做一些有意义的工作，也为发展我们未来的芯片设计技术打好基础
可编程硬件描述语言主要包括哪俩种
VHDL和Verilog HDL VHDL: 功能强大、设计灵活 支持广泛、易于修改 强大的系统硬件描述能力 独立于器件的设计、与工艺无关 很强的移植能力 易于共享和复用 Verilog HDL：Verilog来自C 语言，易学易用，编程风格灵活、简洁，使用者众多，特别在ASIC领域流行；
在VHDL硬件描述语言中,architectures的功能是什么?
architecture是定义的结构体，定义了实体后就需要定义结构体
vhdl语言设计中，信号和变量的区别
VHDL提供了SIGNAL和VARIABLE这两种对象来处理非静态数据，同时提供了CONSTANT、GENERIC来处理静态数据。信号可以在PACKAGE、ENTITY和ARCHITECTURE中声明，而变量只能在一段顺序描述代码的内部声明。因此，信号是全局的，而变量通常是局部的。变量的值通常是无法直接传递到PROCESS外部的。如果需要进行变量值的传递，则必须把这个值赋给一个信号，然后由信号将变量值传递到PROCESS外部。另一方面，赋予变量的值使即刻生效的，在此后的代码中，此变量将使用新的变量值。这个一点和PROCESS中使用的信号不同，新的信号值通常只有在整个PROCESS运行完毕后才开始生效。VHDL中的信号代表的是逻辑电路中的“硬”连线，既可以用于电路单元的输入/输出端口，也可以用于电路内部各单元之间的连接。实体的所有端口都默认为信号。信号定义的格式如下： SIGNALname:type ；有关信号的最重要一点是，当信号用在顺序描述语句（如PROCESS内部）中时，它并不是立即更新的，信号值是在相应的进程、函数或过程完成后才进行更新的。当对信号进行赋初始值的操作是不可综合的，只能用来进行仿真。变量仅用于局部的电路描述。它只能在PROCESS，FUNCTION和PROCEDURE内部使用，而且对它的赋值是立刻生效的，所以新的值可以再下一行中立即使用。仅用于顺序描述代码中。
VHDL语言是什么性质的语言
VHDL是一种硬件描述语言是以通用语言的形式描述电路其涉及的所有内容均为数字电路内容单单VHDL 不会涉及模拟电路基础需要数字电路相关知识最好有编程基础 没有我觉得也可以在大学科目中 设置不尽相同归为EDA领域 一般一学期72学时实验另算自学难度不大 但是要是想要具备独立开发能力需要大量项目经验的积累软件国内大部分都在用Altera公司的QuartusII最新9.0 另外比较大的公司有xillinx Actel等最好有开发版 但是个人买起来 比较贵就是这么多
与软件描述语言相比,VHDL有什么特点
1.VHDL用来描述硬件。硬件系统中的所有部件都是同时工作的，所以VHDL结构体中的语句都是并行语句，与书写顺序无关。每一个并行语句都描述了一个电路部件，这些部件同时工作。2.VHDL中的顺序语句，是用来进行行为描述的，只能用于仿真，综合之后变成RTL描述或者结构描述，则不再有顺序语句存在。3.通常来说，软件编程语言是顺序执行的，书写顺序与执行顺序之间存在必然联系。往往是书写顺序不同，执行顺序也随之不同。4.例如同样是“函数”，在VHDL中，每调用一个函数，在硬件中就会有一个电路部件，你在描述中调用了n个函数，硬件中就会有n个部件，这n个部件同时工作，各实现各的函数功能；而在软件中，你调用了n个函数，这n个函数不是同时被调用的，而是一个一个顺序调用的，任一时刻，CPU只能执行这n个函数中的其中某一个函数，来实现这个函数的功能。
VHDL语言的概念与在实验中的应用
计算机组成原理是计算机科学与技术学科的支柱，也是计算机专业的最重要的基础教育之一。在计算机组成原理和数字电路实验中使用VHDL语言的最大优势在于其强大的描述能力，与其他描述语言相比具有诸多优势。
VHDL语言为学生提供了概念化和设计环境的能力，交替使用不同的算法来编译电路的运行，并根据编写的代码自行进行各种模拟和测试，以使编译达到最佳效果。
这样的实验过程更能激发学生的学习兴趣和实践兴趣，进一步提高学生的实践能力和创新能力。作为一名计算机专业的大三学生，下面和大家分享一些VHDL的知识。
——VHDL语言概念和特点
VHDL的结构包括：库、实体和结构体。VHDL语言主要用于描述数字系统的结构、行为、功能和接口。VHDL除了包含很多涉及硬件特性的语句外，其语言形式和描述风格、句法与常见的高级计算机语言非常相似。
VHDL的程序结构特点是将设计实体分为外部和内部，外部是实体的接口，内部是实体的功能和算法完成部分。
对于该语言，定义设计实体的对外接口后，其他模型可以在其内部开发完成后直接调用该实体。这种将设计实体分为内部和外部的划分在 VHDL 系统的设计中是必不可少的。
——在数字电路以及计算机组成原理实验中的应用
VHDL语言利用寄存器特有的应用功能，如管理过程控制、跟踪运行状态等，通过数据传输的效果达到远程控制的设计效果。控制元件、远程操作等功能设计是基于定时器的设计思路。
语言融入到功能模块中。当信号输入时，可以重新配置定时器的各种信息，将原来的信号传输格式转换成标准格式信号到达远程控制目标的目的。
VHDL语言的设计主要有三个设计方向：一是模块设计，信号输出后，进行信号转换，同时对信号进行完整存储；第二设计模块有效采集各种脉冲输入模块数据，方便产生计数器、定时器等控制信号。
第三个设计模块以VHDL语句作为控制信号的主要组成部分，借助于改进控制信息。两个控制信号的能力，其中主要部分是信号的不同，构成了一个系统的定时器控制程序。
结束语
综上所述，VHDL语言的有效应用提高了数字电路设计的效果，以描述能力完成了数字电路设计过程的各个层次，提高了电路设计系统应用的灵活性，缩短了电路的耗时，使得电路设计的应用能力提高。
VHDL语言以系统应用为整体视角，具有很强的逻辑能力，适用于电子行业，为数字电路设计行业的发展创造了技术基础。
